据台湾电子时报10月27日援引业内消息，台积电停滞约8年的高密度6T SRAM微缩技术有望迎来突破。按照规划，台积电计划在2028年量产的A14工艺节点上，将高密度6T SRAM位单元面积缩小至0.017平方微米以下，相比N5节点的0.021平方微米，降幅超过19%。这也是自2020年N5量产之后，台积电SRAM单元尺寸首次迎来实质性缩减。
SRAM是处理器内置高速缓存的基础单元，AI算力芯片、旗舰SoC的片上缓存均采用6T结构SRAM。相比逻辑晶体管，SRAM单元受器件结构、漏电、稳定性约束，微缩难度更高，长期成为先进制程密度提升的瓶颈。从技术演进来看，台积电16nm高密度6T SRAM单元面积约0.074平方微米，10nm节点降至0.042平方微米，7nm节点为0.027平方微米，N5节点来到0.021平方微米。在N3、N2两代节点迭代周期里，虽然逻辑晶体管依托GAA结构持续优化性能与密度，但高密度6T SRAM单元尺寸基本维持不变，微缩进程陷入停滞。
报道显示，A14工艺目前处于试产阶段，主要用于验证节点可行性，同步开放给客户开展前期设计评估。A14为台积电NanoFlex Pro平台，除SRAM微缩之外，该节点逻辑密度、功耗、速度指标相比N2也有优化，目标实现10%~15%的速度提升、25%~30%功耗下降，整体芯片密度提升约20%，同时配套SoIC 4.5μm键合间距等先进封装能力，面向HPC、AI芯片、高端移动SoC市场。
在AI算力需求拉动下，大算力芯片对片上缓存容量的需求持续走高。SRAM单元尺寸下降，意味着在相同芯片面积下可以集成更大容量高速缓存，降低数据搬运延迟；也可以在缓存规模不变的前提下缩小芯片面积，降低单颗芯片的制造成本。这一突破如果顺利落地，将直接利好下一代GPU、AI加速器的设计。
需要留意，该信息来自行业媒体引述业内人士，台积电尚未针对SRAM单元尺寸发布官方公告，最终量产指标、良率表现仍存在不确定性。
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