5月25日，在电气电子工程师学会（IEEE）举办的国际电路系统研讨会ISCAS2026上，华为何庭波发表题为“半导体新路径探索与实践”的主旨演讲，发表了指导半导体产业发展的新原则——韬(τ)定律。韬(τ)定律提出以“时间(τ)缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。
挑战旧秩序：摩尔定律的瓶颈与“几何缩微”的终结
过去半个多世纪，全球半导体产业一直遵循摩尔定律，即通过不断缩小晶体管尺寸（几何缩微），在同样面积的芯片上集成更多晶体管，从而提升性能并降低成本。然而，随着制程工艺逼近3nm、2nm的物理极限，继续缩小晶体管尺寸变得愈发困难且昂贵。
何庭波在演讲中指出，当前产业面临严峻挑战：晶体管“几何缩微”正在放缓，研发与制造成本急剧攀升，导致晶体管成本红利消退。如何跨越传统工艺路径的局限，探索全新的可持续演进路线，已成为全行业亟待攻克的难题。
革新之道：以“时间缩微”替代“几何缩微”
“韬(τ)定律”的核心在于，用“时间(τ)缩微”替代传统的“几何缩微”作为半导体与电子系统演进的新指导原则。
在物理学中，τ（Tau）代表时间常数，即系统响应和传播信号所需的“基础耗时”。韬(τ)定律的目标是通过创新技术，持续压缩信号传播时延，从而提升系统整体效率。其关键技术突破在于“逻辑折叠（LogicFolding）”。
逻辑折叠技术：传统芯片设计基于二维平面布局，随着规模扩大，信号传输路径变长，导致延迟和功耗增加。逻辑折叠技术则是将原本平面的电路布局“折叠”起来，让关键模块在物理距离上更近，大幅缩短信号传输路径。
（华为创新性地提出了“逻辑折叠(LogicFolding)”等核心技术，构建了贯穿器件、电路、芯片到系统层面的多层级协同优化体系。该体系以系统性降低时间常数τ为目标，旨在驱动各层级性能、能效、晶体管密度的持续提升：
-器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；
-电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；
-芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；
-系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。）
多层级协同优化：该定律构建了贯穿器件、电路、芯片到系统的全栈优化体系。从物理底层优化电阻与电容，到芯片层面的软硬芯协同设计，再到系统层面的互联协议重构，全方位降低时间常数τ。
实践与展望：麒麟芯片回归与2031目标
“韬(τ)定律”并非仅停留在理论层面，而是已有实质性的工程实践和量产成果。根据何庭波的介绍，在过去六年的探索中，华为已基于该定律成功设计并量产了381款芯片，广泛覆盖了千行百业的需求。
消费电子领域：备受关注的麒麟芯片将成为这一技术的先行者。何庭波透露，将于2026年秋季面世的麒麟芯片将率先采用逻辑折叠技术，实现晶体管密度和性能的大幅提升。
未来路线图：华为展望，预计到2031年，基于“韬(τ)定律”的高端芯片，其晶体管密度将达到1.4纳米制程的同等水平。
这一战略的实施，意味着中国半导体产业可能不再单纯依赖对“最先进光刻机”和“极致工艺节点”的追逐，而是转向“成熟工艺+系统级创新”的综合竞争路径。
开放合作：期待全球产业协同
面对未来，何庭波强调了开放合作的重要性。她表示：“未来一定属于开放合作。在半导体演进的路径上，没有一家企业可以独自完成所有答案。”
华为期待与全球科学家、工程师和产业伙伴紧密合作，共同推动半导体与电子产业的持续发展。这一表态不仅展示了华为在技术上的自信，也传递出构建开放生态、寻求产业共赢的积极信号。
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